UltraScale & UltraScale+ Device의 Configuration을 위한 PROM과의 Interface Guide

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UltraScale and UltraScale+ Device의 Configuration을 위한 PROM과의 Interface에 대하여 설명하려고 합니다.



보통 일반적으로 아래의 2가지 방법 중 한가지 방법을 주로 선택하여 사용합니다.
  • Master SPI Quad(x4) Interface mode
  • Master BPI Synchronous Read Interface mode
두 가지 mode 중 BPI mode가 SPI mode 보다 Configuration 완료 시간이 더 빠릅니다.
하지만 BPI mode는 SPI mode보다 더 많은 IO pin이 필요합니다.

앞으로 설명하는 모든 자료는
UG570 - UltraScale Configuration User Guide 에 있는 내용들입니다.
(UG570 문서가 Update되었을 경우 페이지 위치가 달라질 수 있습니다. 하지만 아래 내용에 언급된 "Figure 00-00"으로 검색하시면 그림들이 위치한 페이지를 찾을 수 있습니다.)



아래의 내용은 위 두 가지 mode의 연결에 대한 부분을 설명하고 있습니다.




 1. Master SPI Quad(x4) Interface mode의 연결은 다음과 같습니다.

UG570 - UltraScale Configuration User Guide의 48페이지 Figure 2-4를 보시면 아래의 캡처화면을 확인할 수 있습니다.
SPI PROM과 FPGA와의 연결은 아래의 캡처화면과 같이 연결하면 됩니다.



여기서 중요한 부분은 PROM과 FPGA 사이의 IO level (Voltage level)이 반드시 동일하여야 합니다.




2. Master BPI Synchronous Read Interface mode의 연결은 다음과 같습니다.

UG570 - UltraScale Configuration User Guide의 62 페이지 Figure 4-2를 보시면 아래의 캡처화면을 확인할 수 있습니다.
BPI PROM과 FPGA와의 연결은 아래의 캡처화면과 같이 연결하면 됩니다.



여기서 중요한 부분은 PROM과 FPGA 사이의 IO level (Voltage level)이 반드시 동일하여야 합니다.




3. 아래는 위의 두 가지 mode에서 공통적으로 동일하게 처리하여야 할 부분입니다.

  • VBATT - FPGA Security 기능을 사용하지 않으면 GND로 연결합니다.
  • POR_OVERRIDE - 0 오옴 저항을 거쳐 각각 VCCINT or GND로도 연결할 수 있도록 합니다. Default로 GND로 연결하세요.
  • CFGBVS - 0 오옴 저항을 거쳐 각각 VCCO_0 or GND로도 연결할 수 있도록 합니다. 아래 4번의 내용을 보세요.
  • PUDC_B - 0 오옴 저항을 거쳐 각각 VCCO_0 or GND로도 연결할 수 있도록 합니다. Default로 GND로 연력하세요.
  • CCLK - Pull-up 100 오옴 저항 and pull-down 100 오옴 저항을 연결 합니다. 아래 5번의 내용을 보세요.




4. CFGBVS에 대한 사항은 아래의 표를 참고하여 연결하세요.


위 자료 외에 UG570 - UltraScale Configuration User Guide의 Table 1-11(Page 38), Table 1-12(Page 39)를 보면 보다 자세한 내용을 확인할 수 있습니다.
Configuration 관련 Pin을 가지고 있는 각 Bank의 Voltage level에 따라 CFGBVS pin의 연결이 달라집니다.




5. CCLK에 대한 사항은 아래의 연결 scheme을 참고하여 연결하세요.

아래의 자료는 UG570 - UltraScale Configuration User Guide에 없는 내용입니다.



XIlinx에서 판매되는 여러 board의 PCB Schematic을 보면 CCLK에 대하여 위와 같이 되어져 있지 않습니다. 하지만 경험적으로 Configuration Error가 발생하였을 떄 위와 같이 회로를 구성하여 해결된 경우가 매우 많습니다.



여러분의 FPGA 설계에 도움이 되었길 바랍니다.
그럼, 오늘도 좋은 하루 되세요.



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