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How to use IDELAY cascading, How to use ODELAY cascading in the UltraScale and UltraScale+ Device에 대하여 설명하려고 합니다. 앞으로 설명하는 모든 자료는 UG571 (ver1.8) - UltraScale Architecture SelectIO Resources User Guide 에 있는 내용들입니다. (UG571 문서가 Update되었을 경우 페이지 위치가 달라질 수 있습니다. 하지만 아래 내용에 언급된 "Figure 00-00"으로 검색하시면 캡처한 그림이 위치한 페이지를 찾을 수 있습니다.) UltraScale의 경우 Delay value가 1.25 ns 이상 필요할 경우 IDELAY or ODELAY를 cascading하여 사용할 수 있습니다. 하지만 delay value는 fixed value이어야만 합니다. UltraScale+의 경우 Delay value가 1.10 ns 이상 필요할 경우 IDELAY or ODELAY를 cascading하여 사용할 수 있습니다. 하지만 delay value는 fixed value이어야만 합니다. 1. How to use IDELAY Cascading UG571 (ver1.8) - UltraScale Architecture SelectIO Resources User Guide 의 173페이지 Figure 2-18를 보면 아래의 캡처화면을 확인할 수 있습니다. 아래의 링크를 클릭(크롬 브라우저를 사용하세요)하면 위 Figure 2-18과 같이 구현된 Vivado 2018.1 project file을 확인할 수 있습니다. Example Design for IDELAY Cascading 2. How to use ODELAY Cascading UG571 (ver1.8) - UltraScale Architecture S...

UltraScale & UltraScale+ Device의 DCI에 대하여 설명하려고 합니다. 앞으로 설명하는 모든 자료는 UG571 (v1.8) -  UltraScale Architecture SelectIO Resources  에 있는 내용들입니다. (UG571 문서가 Update되었을 경우 페이지 위치가 달라질 수 있습니다. 하지만 아래 내용에 언급된 "Figure 00-00"으로 검색하시면 캡처한 그림이 위치한 페이지를 찾을 수 있습니다.) 1 . Termination Register for SSTL 일반적으로 DDR2, DDR3 memory와 FPGA 사이의 Interface 경우에 Statndard IO로 SSTL을 많이 사용합니다. 이 경우 External termination register를 아래의 그림과 같이 사용하여야 합니다. UG571 (v1.8) -  UltraScale Architecture SelectIO Resources  의 31페이지 Figure 1-10를 보시면 위의 캡처화면을 확인할 수 있습니다. DDR memory와 FPGA 사이의 모든 IO에 Termination register를 구성하려면 Board size 혹은 PCB 구성 시 어려움이 발생할 수 있습니다. 이러한 이유로 DCI를 사용하게 됩니다. DCI를 사용하게 되면 아래의 그림과 같이 FPGA 내부에 Termination register가 구성됩니다. 2 . VRP pin and VREF pin for DCI VRP pin, VREF pin은 각 Bank 마다 있습니다. Staandard IO로 SSTL을 사용할 경우에 DCI를 사용하기 위해서는 VRP pin에 240Ω 의 serial register를 거쳐 GND로 연결합니다. 그리고, VREF pin은 bank voltage의 ...

UltraScale and UltraScale+ 의 GTY 를 사용하지 않을 경우에 GTY 관련 Pin 들은 어떻게 처리하여야 하나요? "UltraScale and UltraScale+ FPGAs 를 사용할 경우 GTY 를 사용하지 않을 경우에 GTY 관련 Pin 들을 어떻게 하여야 하나요?" 라는 개발자분들이 문의를 많이 받습니다. ##1 먼저 UltraScale and UltraScale+ FPGAs 의 GTY 관련 Guide 문서를 보아야 합니다.. 아래 링크는 UltraScale and UltraScale+ FPGAs GTY User Guide 문서랍니다. UG578 (v1.3) - UltraScale Architecture GTY Transceivers 위 문서의 337 페이지의 Table 5-5: GTY Transceiver PCB Design Checklist 를 자~알 살펴보면 사용하지 않을 경우에 어떻게 하는지에 대한 각 Pin 별 설명이 있어요. Table 5-5: GTY Transceiver PCB Design Checklist ##2 Table 5-9: GTY Transceiver PCB Design Checklist 에서 GTY 를 사용하지 않을 경우에 어떻게 하는지에 대한 설명을 정리하면 다음과 같아요. MGTREFCLK0P If reference pins are not used, leave the associated pin pair unconnected. MGTREFCLK0N If reference pins are not used, leave the associated pin pair unconnected. MGTREFCLK1P If reference pins are not used, leave the associated pin pair unconnected. MGTREFCLK1N If reference pins are not use...

UltraScale and UltraScale+ 의 GTH 를 사용하지 않을 경우에 GTH 관련 Pin 들은 어떻게 처리하여야 하나요? "UltraScale and UltraScale+ FPGAs 를 사용할 경우 GTH 를 사용하지 않을 경우에 GTH 관련 Pin 들을 어떻게 하여야 하나요?" 라는 개발자분들이 문의를 많이 받습니다. ##1 먼저 UltraScale and UltraScale+ FPGAs 의 GTH 관련 Guide 문서를 보아야 합니다.. 아래 링크는 UltraScale and UltraScale+ FPGAs GTH User Guide 문서랍니다. UG576 (v1.5) - UltraScale Architecture GTH Transceivers 위 문서의 331 페이지의 Table 5-9: GTX/GTH Transceiver PCB Design Checklist 를 자~알 살펴보면 사용하지 않을 경우에 어떻게 하는지에 대한 각 Pin 별 설명이 있어요. Table 5-9: GTH Transceiver PCB Design Checklist ##2 Table 5-9: GTH Transceiver PCB Design Checklist 에서 GTH 를 사용하지 않을 경우에 어떻게 하는지에 대한 설명을 정리하면 다음과 같아요. MGTREFCLK0P If reference pins are not used, leave the associated pin pair unconnected. MGTREFCLK0N If reference pins are not used, leave the associated pin pair unconnected. MGTREFCLK1P If reference pins are not used, leave the associated pin pair unconnected. MGTREFCLK1N If reference pins are not u...