7-Series Device의 Configuration을 위한 PROM과의 Interface guide
7-Series Device의 Configuration을 위한 PROM과의 Interface에 대하여 설명하려고 합니다.
보통 일반적으로 아래의 2가지 방법 중 한가지 방법을 주로 선택하여 사용합니다.
- Master SPI x4 Configuration Interface mode
- Master BPI Configuration Interface mode Synchronous Read
두 가지 mode 중 BPI mode가 SPI mode 보다 Configuration 완료 시간이 더 빠릅니다.
하지만 BPI mode는 SPI mode보다 더 많은 interface pin이 필요합니다.
FPGA와 PROM 사이의 PCB 길이는 가능한한 최단거리로 하여 주세요.
앞으로 설명하는 모든 자료는
아래의 내용은 위 두 가지 mode의 연결에 대한 부분을 설명하고 있습니다.
1. Master SPI x4 Configuration Interface mode의 연결은 다음과 같습니다.
UG470 (v1.13) March 21, 2018 - 7 Series FPGAs Configuration User Guide의 55페이지 Figure 2-14를 보시면 아래의 캡처화면을 확인할 수 있습니다.
SPI PROM과 FPGA와의 연결은 아래의 캡처화면과 같이 연결하면 됩니다.
여기서 중요한 부분은 PROM과 FPGA 사이의 IO level (Voltage level)이 반드시 동일하여야 합니다. (FPGA와 PROM 사이의 연결 Net의 Pull-up 전원이 VCCO_0으로 일치하는 것을 보세요)
2. Master BPI Configuration Interface mode의 연결은 다음과 같습니다.
UG470 (v1.13) March 21, 2018 - 7 Series FPGAs Configuration User Guide의 65 페이지 Figure 2-20를 보시면 아래의 캡처화면을 확인할 수 있습니다.
BPI PROM과 FPGA와의 연결은 아래의 캡처화면과 같이 연결하면 됩니다.
여기서 중요한 부분은 PROM과 FPGA 사이의 IO level (Voltage level)이 반드시 동일하여야 합니다. (FPGA와 PROM 사이의 연결 Net의 Pull-up 전원이 VCCO_0으로 일치하는 것을 보세요)
3. 아래는 위의 두 가지 mode에서 공통적으로 동일하게 처리하여야 할 부분입니다.
- VBATT - FPGA Security 기능을 사용하지 않으면 GND로 연결합니다.
- CFGBVS - 0 Ω 저항을 거쳐 각각 VCCO_0 or GND로도 연결할 수 있도록 합니다. 아래 4번의 내용을 보세요.
- PUDC_B - 1 kΩ이하의 저항을 거쳐 각각 VCCO_0 or GND로도 연결할 수 있도록 합니다. Default로 GND로 연결하세요.
- CCLK - Pull-up 100 Ω 저항 and pull-down 100 Ω 저항을 연결 합니다. 아래 5번의 내용을 보세요.
4. CFGBVS에 대한 사항은 아래의 표를 참고하여 연결하세요.
UG470 (v1.13) March 21, 2018 - 7 Series FPGAs Configuration User Guide의 Table 2-6(Page 34), Table 2-7(Page 35), Table 2-8(Page 35)를 보면 아래의 캡처화면을 확인할 수 있습니다.
사용하는 Device family와 Configuration mode 및 Bank 0, Bank 14, Bank 15의 Voltage level에 따라 CFGBVS pin을 VCCO_0 or GND로 연결합니다.
5. CCLK에 대한 사항은 아래의 연결 scheme을 참고하여 연결하세요.
아래의 자료는 UG470 (v1.13) March 21, 2018 - 7 Series FPGAs Configuration User Guide에 없는 내용입니다.
XIlinx에서 최근 판매되는 Evaluation board의 PCB Schematic을 보면 CCLK에 대하여 위와 같이 되어져 있지 않습니다. 하지만 과거에 Configuration Error가 발생하였을 때 위와 같이 CCLK의 회로를 구성하여 해결된 경우가 매우 많습니다.
여러분의 FPGA 설계에 도움이 되었길 바랍니다.
그럼, 오늘도 좋은 하루 되세요.
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