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UltraScale, UltraScale+ Device를 사용할 경우, High Speed SelectIO Wizard IP의 TX에 대한 Simulation에서 High-Z output이 나오지 않는 문제 (Vivado 2018.1)에 대하여 설명하려고 합니다. Vivado 2018.1에서 아래와 같이 High Speed SelectIO Wizard IP의 TX를 생성합니다. IP 생성 후, Simulation을 진행합니다. 위 IP에 대한 예상되는 Simulation 결과는 다음과 같습니다. tri_tbyte [3:0] = " 0000 "이면 data의 ouput은 High-Z(3-stated) 이고, tri_tbyte [3:0] = " 1111 "이면 data의 ouput은 출력파형 이 나옵니다. 1 .  High Speed SelectIO Wizard IP의 TX 생성 후, Simulation을 합니다. High Speed SelectIO Wizard IP의 TX 생성 후, 아래와 같이 Simualtion 결과를 보면 High-Z output이 나오지 않음을 알 수 있습니다. 위 Simulation 결과에서 u1_tri_tbyte4 [3:0]=" 0000 "이지만, u1_data1 의 output이 High-Z(3-stated) 가 아닌 Low로 출력되는 문제 가 확인됩니다. 아래의 링크는 위 simualtion 결과를 보여주는 Vivado Project file(Vivado 2018.1)입니다. Native_TX.zip 2 . Vivado 2018.1의 High Speed SelectIO Wizard IP의 bug 입니다. 이와 같은 Simualtion 결과는 Vivado 2018.1의 High Seed SelectIO Wizard IP의 tool bug로 발생된 문제입니다. ...

7-Series Device의 Configuration을 위한 PROM과의 Interface에 대하여 설명하려고 합니다. 보통 일반적으로 아래의 2가지 방법 중 한가지 방법을 주로 선택하여 사용합니다. Master SPI x4 Configuration Interface mode Master BPI Configuration Interface mode Synchronous Read 두 가지 mode 중 BPI mode가 SPI mode 보다 Configuration 완료 시간이 더 빠릅니다. 하지만 BPI mode는 SPI mode보다 더 많은 interface pin이 필요합니다. FPGA와 PROM 사이의 PCB 길이는 가능한한 최단거리로 하여 주세요. 앞으로 설명하는 모든 자료는 UG470 (v1.13) March 21, 2018 - 7 Series FPGAs Configuration User Guide 에 있는 내용들입니다. 아래의 내용은 위 두 가지 mode의 연결에 대한 부분을 설명하고 있습니다. 1. Master SPI x4 Configuration Interface mode의 연결은 다음과 같습니다. UG470 (v1.13) March 21, 2018 - 7 Series FPGAs Configuration User Guide 의 55페이지 Figure 2-14를 보시면 아래의 캡처화면을 확인할 수 있습니다. SPI PROM과 FPGA와의 연결은 아래의 캡처화면과 같이 연결하면 됩니다. 여기서 중요한 부분은 PROM과 FPGA 사이의 IO level (Voltage level)이 반드시 동일하여야 합니다. (FPGA와 PROM 사이의 연결 Net의 Pull-up 전원이 VCCO_0으로 일치하는 것을 보세요) 2. Master BPI Configuration Interface mode의 연결은 다음과 같습니다. UG470 (v...

7  Series FPGAs GTP Transceiver를 사용할 경우에 PCB 진행 시의 주의사항에 대하여 설명하려고 합니다. 앞으로 설명하는 모든 자료는 UG482 (v1.9) December 19, 2016 - 7 Series FPGAs GTP Transceivers User Guide 에 있는 내용들입니다. UG482 문서의 Page 235를 보면 아래와 같이 GTP Transceiver에 대한 PCB Artwork 진행 시 고려하여야할 부분에 대한 설명이 있습니다. GTP Transceiver의 Performance를 위하여 반드시 지켜야 할 사항입니다. 1 . The following guidelines must be followed when routing GTP Transceiver data signals on the PCB Eliminate routing of GTP Transceiver signals and SelectIO signals on adjacent layers. Be aware of the potential of broadside coupling if these signals are routed on adjacent layers. Maintain isolation of the return current paths for both the SelectIO signals and the GTP Transceiver signals including both traces and vias. The power islands for the GTP Transceivers are also a potential source for SelectIO induced noise. SelectIO signals should not be routed over the GTP power islands. 2 . Specific SelectIO Guideli...