XILINX

Xilinx System Monitor(XADC) 를 사용하지 않을 경우, XADC 의 각 pin 들은 어떻게 처리하여야 하나요? 오늘은 Xilinx System Monitor(XADC) 기능을 사용하지 않는 경우에 XADC 의 각 Pin 들을 어떻게 처리하여야 하나요? 라는 개발자 분들의 문의를 많이 받아요. 오늘은 이 부분을 설명하려고 합니다. (Xilinx System Monitor 는 여러가지 이름으로 표현되고 있어요. XADC 라고도 불리며, SYSMON 이라고도 불리웁니다.) 제일 먼저 Xilinx System Monitor 의 User Guide 문서를 보아야 해요. Xilinx 의 각 Device Family 별로 Xilinx System Monitor(XADC) User Guide 문서가 각각 존재해요. (Xilinx는 문서도 많고.... 어느 문서를 보아야 할지.... 찾기도 힘들고... 참.... 그래요...) ##1 Artix-7, Kintex-7, Virtex-7 에서 XADC 를 사용하지 않는 경우는 아래의 내용을 보세요. 아래의 링크는 7-Series and Zynq XADC User Guide 문서랍니다. 7 Series FPGAs and Zynq-7000 / UG480 (v1.10) - XADC User Guide 위 UG480 문서의 페이지 16~17의 Table 1-1 을 보면 각 Pin 별 사용하지 않을 경우에 대한 처리 내용을 확인할 수 있어요. 정리를 하면 아래와 같아요. VCCADC_0 The pin should be tied to VCCAUX even when the SYSMON is not being used. GNDADC_0 This pin should always be tied to GND even if the XADC is not being used. VREFP_0 This pin should always be connected to GNDA...

XC6SLX75-3FGG676 과 XC6SLX100-3FGG676 은 서로 Pin to pin (Pin compatible) 이 가능한가요? 현재 PCB 는 XC6SLX75-3FGG676 을 기준으로 되어 있어요. 그런데 디자인한 로직 사이즈가 많아져서 로직 사이즈가 더 큰 XC6SLX100-3FGG676 을 사용하려고 해요, 이 때 PCB 수정없이 사용이 가능한가요?  에 대한...이런 비슷한 상황의 개발자 분들의 문의가 참 많아요. 이 부분에 대하여 가능한지를 확인하는 방법을 설명하려고 합니다. ##1 Xilinx Site에서 DS160으로 검색을 하면 아래의 링크 문서를 확인할 수 있어요. Xilinx DS160 Spartan-6 Family Overview 위 문서의 3페이지를 보면 아래의 표를 확인할 수 있어요. 위의 표를 살펴보게 되면, XC6SLX 75 -3FGG 676 의 User IO는 408개이지만, XC6SLX 100 -3FGG 676 의 User IO는 480개가 되네요. 따라서 위의 표를 보면 두 Device간에 User IO의 갯수가 서로 다름을 확인할 수 있어요. 480 - 408 = 72 총 72개의 User IO가 차이가 납니다.. ##2 지금부터, 차이나는 72개의 User IO가 무엇인지의 확인을 진행합니다. 아래의 링크를 클릭하면, Spartan-6 FPGA의 모든 Pin file을 download 받을 수 있는 사이트를 확인할 수 있어요. Spartan-6 FPGA Package Device Pinout Files 아래는 위 링크 사이트에서 발췌한 두 디바이스의 Pin File Download 링크랍니다. 각각 text file로 되어 있어요. XC6SLX75-FGG676  Pinout File XC6SLX100-FGG676  Pinout File 이 두 개의 File을 비교하여 차이나는 72개의 User IO를 살펴보아요....

Xilinx Evaluation Board 를 이용한 JESD204B IP Demo 및 관련 자료 대부분의 ADC 관련 제품들의 Interface 가 LVDS 에서 JESD204 로 upgrade 되면서 FPGA 와의 Interface 를 위하여 JESD204B IP 의 사용을 많이 고려하게 됩니다.  물론 직접 FPGA 를 이용하여 설계할 수도 있지만, 프로젝트의 시간을 줄이려면, 유료 IP 의 사용이 불가피할 수 밖에 없어요. ##1 Xilinx 에서도 아래의 part number 로 JESD204B IP 를 제공하고 있어요. 물론 유료이지요. 하지만 Evaluation Licenase 를 사용하여 테스트하여 볼 수 있답니다. Xilinx Evaluation License 는 FPGA 에 download 하여 board level 에서의 테스트가 가능하게 합니다. 하지만 일정시간이 지나면 IP 의 동작이 멈추게 됩니다. Part Number:  EF-DI-JESD204-SITE ##2 아래의 동영상 링크를 보시면 Xilinx KC705 board 에서 JESD204B IP 의 Demo 를 진행하는 동영상을 확인할 수 있어요. ##3 Xilinx 는 여러 Xilinx Evaluation Board 에서 적용할 수 있는 Demonstration Design 을 제공하고 있어요.  (아래 링크의 모든 파일은 XIlinx Log-In ID가 있야 합니다) The KC705, ZC706, VC709, AC701 and KCU105 boards are supported by JESD204 demonstration designs. The hardware demo design was created and tested with the releases indicated. JESD204 Hardware Demo 2015.2 for 7 Series Boards (ZIP) JESD204 Hardware De...