Vivado Install시에 "Java(TM) Platform SE binary has stopped working" 메세지가 나오는 문제

-
Location for BIT File

Vivado Install시에 "Java(TM) Platform SE binary has stopped working"
메세지가 나오는 문제

Xilinx Vivado Tool 할 경우에
"Java(TM) Platform SE binary has stopped working"
라는 메세지가 나오는 경우가 있습니다.

이러한 경우 어떻게 문제를 해결하는지 정리하여 보았습니다.

문제 해결을 위하여 아래의 세 가지 방법으로 진행하여 볼 수 있습니다.

  1. 현재 사용하는 Windows OS의 최근 Update를 진행합니다.


  2. Java를 Uninstall한 후, 최근 Java를 Install 합니다. 아래의 각 링크를 보아 주세요.


  3. Java 응용프로그램이 Viedo driver와의 충돌로 인한 문제인 경우가 있습니다. 아래의 링크를 통하여 각 비디오 카드에 행당되는 드라이버를 업테이트 하세요.


Posted by: Willy Kim
January 01, 2020

댓글

댓글 쓰기

이 블로그의 인기 게시물

Clock Mux (BUFGMUX) library의 사용방법과 Timing constraints 적용방법은 ???

-
이미지
Clock Mux (BUFGMUX) library의 사용방법과 Timing constraints 적용방법에 대하여 설명하려고 합니다. 앞으로 설명하는 모든 자료는 UG572 (v1.7) -  UltraScale Architecture Clocking Resources  와 UG974 (v2018.1) - UltraScale Architecture Libraries Guide  에 있는 내용들입니다. (UG572, UG974 문서가 Update되었을 경우 페이지 위치가 달라질 수 있습니다. 하지만 아래 내용에 언급된 "Figure 00-00"으로 검색하시면 캡처한 그림이 위치한 페이지를 찾을 수 있습니다.) 1. BUFGMUX 두 개의 클럭입력을 받아서 하나의 클럭만을 선택하여 사용할 경우에 아래의 그림과 같이 BUFGMUX를 사용합니다. UG572 (v1.7) -  UltraScale Architecture Clocking Resources  의 21페이지 Figure 2-9를 보면 위의 캡처화면을 확인할 수 있습니다. 위 library는 아래와 같은 timng으로 동작이 됩니다. UG572 (v1.7) -  UltraScale Architecture Clocking Resources  의 22페이지 Figure 2-10를 보면 위의 캡처화면을 확인할 수 있습니다. 위 Library를 사용할 경우에 아래의 HDL code를 사용하면 됩니다. VHDL의 경우는 아래와 같습니다. BUFGMUX_inst : BUFGMUX generic map ( CLK_SEL_TYPE => "SYNC" -- ASYNC, SYNC ) port map ( O => O, -- 1-bit output: Clock output I0 => I0, -- 1...
자세한 내용 보기

7-Series Device의 Configuration을 위한 PROM과의 Interface guide

-
이미지
7-Series Device의 Configuration을 위한 PROM과의 Interface에 대하여 설명하려고 합니다. 보통 일반적으로 아래의 2가지 방법 중 한가지 방법을 주로 선택하여 사용합니다. Master SPI x4 Configuration Interface mode Master BPI Configuration Interface mode Synchronous Read 두 가지 mode 중 BPI mode가 SPI mode 보다 Configuration 완료 시간이 더 빠릅니다. 하지만 BPI mode는 SPI mode보다 더 많은 interface pin이 필요합니다. FPGA와 PROM 사이의 PCB 길이는 가능한한 최단거리로 하여 주세요. 앞으로 설명하는 모든 자료는 UG470 (v1.13) March 21, 2018 - 7 Series FPGAs Configuration User Guide 에 있는 내용들입니다. 아래의 내용은 위 두 가지 mode의 연결에 대한 부분을 설명하고 있습니다. 1. Master SPI x4 Configuration Interface mode의 연결은 다음과 같습니다. UG470 (v1.13) March 21, 2018 - 7 Series FPGAs Configuration User Guide 의 55페이지 Figure 2-14를 보시면 아래의 캡처화면을 확인할 수 있습니다. SPI PROM과 FPGA와의 연결은 아래의 캡처화면과 같이 연결하면 됩니다. 여기서 중요한 부분은 PROM과 FPGA 사이의 IO level (Voltage level)이 반드시 동일하여야 합니다. (FPGA와 PROM 사이의 연결 Net의 Pull-up 전원이 VCCO_0으로 일치하는 것을 보세요) 2. Master BPI Configuration Interface mode의 연결은 다음과 같습니다. UG470 (v...
자세한 내용 보기

Xilinx System Monitor(XADC) 를 사용하지 않을 경우, XADC 의 각 pin 들은 어떻게 처리하여야 하나요?

-
Xilinx System Monitor(XADC) 를 사용하지 않을 경우, XADC 의 각 pin 들은 어떻게 처리하여야 하나요? 오늘은 Xilinx System Monitor(XADC) 기능을 사용하지 않는 경우에 XADC 의 각 Pin 들을 어떻게 처리하여야 하나요? 라는 개발자 분들의 문의를 많이 받아요. 오늘은 이 부분을 설명하려고 합니다. (Xilinx System Monitor 는 여러가지 이름으로 표현되고 있어요. XADC 라고도 불리며, SYSMON 이라고도 불리웁니다.) 제일 먼저 Xilinx System Monitor 의 User Guide 문서를 보아야 해요. Xilinx 의 각 Device Family 별로 Xilinx System Monitor(XADC) User Guide 문서가 각각 존재해요. (Xilinx는 문서도 많고.... 어느 문서를 보아야 할지.... 찾기도 힘들고... 참.... 그래요...) ##1 Artix-7, Kintex-7, Virtex-7 에서 XADC 를 사용하지 않는 경우는 아래의 내용을 보세요. 아래의 링크는 7-Series and Zynq XADC User Guide 문서랍니다. 7 Series FPGAs and Zynq-7000 / UG480 (v1.10) - XADC User Guide 위 UG480 문서의 페이지 16~17의 Table 1-1 을 보면 각 Pin 별 사용하지 않을 경우에 대한 처리 내용을 확인할 수 있어요. 정리를 하면 아래와 같아요. VCCADC_0 The pin should be tied to VCCAUX even when the SYSMON is not being used. GNDADC_0 This pin should always be tied to GND even if the XADC is not being used. VREFP_0 This pin should always be connected to GNDA...
자세한 내용 보기